Implementación en FPGA de un sistema totalmente digital de recuperación de reloj
La recuperación de la señal de reloj y de datos CDR es un subsistema importante de cada dispositivo de comunicaciones dado que el receptor debe recuperar la información exacta del reloj del transmisor, misma que está usualmente codificada dentro de la trama de datos entrante. Se han desarrollad...
| Autor Principal: | Cárdenas, Daniel |
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| Otros Autores: | Arévalo, Germán |
| Formato: | Artículo |
| Idioma: | Spanish / Castilian |
| Publicado: |
2015
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| Materias: | |
| Acceso en línea: |
http://dspace.ups.edu.ec/handle/123456789/8397 |
| Etiquetas: |
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| Sumario: |
La recuperación de la señal de reloj y de datos
CDR es un subsistema importante de cada dispositivo
de comunicaciones dado que el receptor debe
recuperar la información exacta del reloj del transmisor,
misma que está usualmente codificada dentro
de la trama de datos entrante. Se han desarrollado
algunas técnicas analógicas para CDR basadas
en la teoría de PLLs empleando un VCO externo.
Sin embargo, en algunas ocasiones la conexión del
núcleo digital (FPGA, DSP) con los componentes
externos puede resultar complicada. De este modo,
el núcleo digital es también utilizado para solventar
la tarea de la recuperación de la señal de reloj
mediante técnicas totalmente digitales, sin el uso
de un VCO externo. El presente artículo describe
un subsistema totalmente digital de recuperación
de señal de reloj, implementado en un FPGA. |
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